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FPGA培訓-語法要點（二） -2010年01月21日
FPGA Verilog HDL語言中 .V的源文件編寫只有要點
.v的源文件的編寫方法：
1.必須有一個module,Module的命名和頂層名稱一致
module seg71(clk,rst,dataout,en);
endmodule
Module中的聲明的參數：input的端口和output端口
和管教約束中的端口一致
2.聲明部分：
a.I/O口的聲明：input,output端口
b.內部信號的聲明：reg(必須有），wire(網絡變量，不一定有）
wire型對變量的變化敏感度強
C.功能定義：fpga并行處理的觀念一定要加強。assign語句
3.always塊：
a.觸發條件一般是posedge clk or negedge rst，如果觸發條件是*，
表示對任何變化敏感
b.一般用非阻塞賦值
C.Fpga程序的主題是由always 塊組成
D.程序的主體首先要考慮的是時鐘，不同的時鐘要分頻
fork
join
并發執行
塊與塊之間是并發執行
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